课程简介

“RTL code与SOC关键技术”课程为数字集成电路前端设计的专题进阶类课程，内容包含SOC设计、RTL代码风格、RTL code与VLSI体系架构、专题针对性LAB等内容；并在此基础上讲授提高设计效率、电路调试技巧以及电路优化等高级话题。帮助学员掌握基于SYNOPSY EDA TOOLS构成的完整ASIC设计流程。通过本课程的学习，学员能够熟悉典型数字SOC设计，RTL代码风格编写，并具备中级以上的数字电路设计水平。

课程说明

第一部分：SOC设计
目的：全面深入的介绍了SOC的知识，着重阐述了SOC的设计流程，SOC架构，SOC设计中使用的关键技术和实际的工程应用技巧。
内容包括：概述，SOC设计流程，SOC与EDA工具，IP复用，SOC架构，SOC中关键技术，SOC技术设计的发展与挑战和SOC设计方法的发展与挑战

第二部分：RTL代码风格
目的：全面的深入的阐述了SOC设计约束（时序，功耗，DFT等），RTL代码风格与SOC设计关键技术的联系，使学员能够以SOC关键技术为依据，写出符合目标的代码。
内容包括：设计约束，RTL code与异步信号处理，RTL code与电路综合，异步信号处理，设计流程中的安全代码风格，RTL代码风格与SOC设计流程，RTL code 与综合实现，RTL code与时序，RTL code与可测试性设计，RTL code与低功耗，RTL code与时钟规划策略，RTL code其他实际工程技巧

第三部分：RTL code与VLSI体系架构
目的：着重阐述VLSI体系结构，使学员能从宏观上把握设计高质量代码的理论依据。
内容包括：数据通路与控制单元，数据通路实现控制单元，微架构变换，高层次综合及高层次综合在RTL描述中的作用。

第四部分：LAB
项目：多时钟16阶FIR滤波器设计。
目的：在设计中体会IC设计理念与技巧，强化将一个数字系统描述为数据通路，状态信号（控制）和控制单元（状态机）的重要性，掌握低功耗，DFT和时序约束等理论在设计中的应哟个。
要求：
1) 控制单元与数据通路层次清晰
2) 设计控制单元与数据通路
l 利用高层次综合技术：资源1个加法器和1个乘法器
l 考虑算法架构变换：资源1个加法器
l 考虑体系架构变换：实现面积小化
l 考虑低功耗，修改设计
l 考虑DFT，修改设计
l 考虑时序，修改设计
3) 利用隐式状态机完成，资源约束：
1) 一个加法器和一个乘法器
2) 两个加法器和一个乘法器


培训目标

帮助学员熟悉典型数字SOC设计和RTL代码编写，并具备中级以上的数字设计水平。

招生对象

电子、通信、计算机等相关专业本科毕业,一年以上工作经验的在职工程师；
电子、通信、计算机等相关专业较高年级在读研究生；
高校需要项目经验的教师。

报名要求

有简单或小规模电路设计经验，或初步熟悉IC设计前端工作；
有数字电路设计基础、了解VERILOG语言；