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 集成电路IC SOC设计工程师培训班 |
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| 课程说明 |
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| 本课程讲授基于Synopsys 和 cadence公司EDA tools构成的ASIC/SOC数字电路开发流程，学员通过运用数字逻辑、硬件描述语言完成一个大规模的专题项目设计，在课程过程中掌握数字集成电路的coding、仿真、综合、静态时序分析、可测性设计、一致性验证等一系列数字电路前端流程中的设计技巧，终使学员达到能独立完成大规模电路模块的前端设计水平。本课程涵盖数字IC设计领域相关技术的核心内容，注重基础知识和实用技巧的讲解外，还将特别讲授国际新的设计理念。本课程为模拟设计高端精华课程，老师将多年实践经验手把手教授，让学员在真实的项目实践环境中提升技术水平，熟练使用EDA工具，真正掌握IC设计中“渔”的手段. |
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| 培训目标 |
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帮助学员熟悉并掌握典型数字ASIC/SOC芯片前端开发流程和设计技巧，以及相关设计软件的使用，课程结束后学员可积累相当于1年左右的实际工作经验，能够独立完成ASIC/SOC中等模块的设计。 |
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| 入学要求 |
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有数字电路设计和硬件描述语言的基础或自学过相关课程。。 |
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| 班级规模及环境--热线:4008699035 手机:15921673576/13918613812( 微信同号) |
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| 为了保证培训效果，增加互动环节，我们坚持小班授课，每期报名人数限20人，多余人员安排到下一期进行。 | |||||||||
| 上课时间和地点 |
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| 上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】：北京中山/福鑫大楼 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【成都分部】：领馆区1号（中和大道） 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦 近开课时间(周末班/连续班/晚班）：IC设计工程师培训班：2024年5月1日.....(请抓紧报名) |
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| 实验设备 |
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| ☆注重质量 ☆边讲边练 ☆合格学员免费推荐工作 专注高端培训17年，曙海提供的课程得到本行业的广泛认可，学员的能力 得到大家的认同，受到用人单位的广泛赞誉。 ★实验设备请点击这儿查看★ |
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| 新优惠 |
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| ◆团体报名优惠措施：两人95折优惠，三人或三人以上9折优惠 。 | |||||||||
| 师资团队 |
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| 【赵老师】 大规模集成电路设计专家，10多年超大规模电路SOC芯片设计和版图设计经验，参与过DSP、GPU、DTV、WIFI、手机芯片、物联网芯片等芯片的研发。精通CMOS工艺流程、版图设计和布局布线，精通SOC芯片 设计和版图设计的各种EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有丰富的SOC芯片设计、验证、DFT、PD、流片经验。 熟练掌握版图设计规则并进行验证及修改；熟练掌握Unix/Linux操作系统；熟悉CMOS设计规则、物理设计以及芯片的生产流程与封装。 【王老师】 资深IC工程师，十几年集成电路IC设计经验，精通chip的规划、数字layout、analog layout和特殊电路layout。先后主持和参与了近三百颗CHIP的设计与版图Layout工作,含MCU芯片、DSP芯片、LED芯片、视频芯片、GPU芯片、通信芯片、LCD芯片、网络芯片、手机芯片等等。 从事过DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多种制程analog&digital的电路IC设计， 熟练掌握1.8V，3.3V,5V,18V,25V，40V等各种高低压混合电路的IC设计。 【张老师】 从事数字集成电路设计10余年，精通CMOS工艺流程、版图设计和布局布线，精通VERILOG,VHDL语言， 擅长芯片前端设计和复杂项目实施的规划管理，其领导开发的芯片已成功应用于数个国际知名芯片厂商之产品中。丰富的芯片开发经验，对于现今主流工艺下的同步数字芯片设计技术和流程有良好把握。长期专注于内存控制器等产品的研发，拥有数颗规模超过百万门的数字芯片成功流片经验. ★更多师资力量请见曙海师资团队。 |
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| 质量保障 |
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1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听； |
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| 集成电路IC设计工程师培训班 |
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本课程实战演练使用Synopsys公司的DC,PT等工具， 免费、无保留赠送，教学过程中使用的Synopsys公司和Cadence公司的全套工具和安装方法，而且还赠送已经在VMware Linux下安装好的Synopsys公司和Cadence公司的全套工具（这套工具非常珍贵，费了老师很多心血才全部安装好），让您随时随地，打开电脑就能进行芯片的设计和练习！ |
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第一阶段 集成电路前端设计 |
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第二阶段 数字集成电路后端设计 |
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第六阶段 |
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1、代码编写及仿真技巧
系统介绍verilog语法规范、语言与电路实现之关系，以及RTL仿真技术、RTL代码编写技巧、控制单元和数据通路单元的实现技巧、基于Verilog语言的测试编码技巧，功能验证及Testbench搭建的技巧。
2、综合技术
讲述综合基础、组合电路与时序电路、基于TCL的综合流程、综合策略、设计环境和设计约束的制定、综合优化的技巧、实现优化结果的可综合代码编写技术等。
3、可测试设计技术
基于Synopsys DFT compiler的DFT技术，介绍可测性设计技术、组合电路和时序电路的测试方法、基于TCL的DFT设计实现的基本流程。
4、静态时序分析技术
基于Synopsys PT的静态时序分析技术，介绍静态时序分析、基于TCL技术的处理过程和常用的时序分析方法。
5、一致性验证技术介绍
介绍一致性验证技术，使学员了解基于Synopsys Formality 的一致性验证方法。9、实际电流镜设计 |
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第七阶段 System Verilog 验证 |
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| 1、 System Verilog 验证环境搭建 | |||||||||
| 2、 System Verilog 编写技巧 | |||||||||
| 3、 System Verilog testbench 编写 | |||||||||
| 4、复杂的 System Verilog 验证模型 | |||||||||
| 5、 System Verilog 验证项目实战 | |||||||||
第八阶段 UVM 复杂大规模SOC芯片验证 |
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| 1、 UVM 复杂大规模SOC芯片验证环境搭建 | |||||||||
| 2、 UVM 复杂大规模SOC芯片验证流程 | |||||||||
| 3、 UVM 复杂大规模SOC芯片验证模型架构 | |||||||||
| 4、 UVM 复杂大规模SOC芯片验证项目实战 | |||||||||
第九阶段 项目实战 |
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项目实践：
本课程专题实验是构造一个8位CPU（8051）的外部Cache控制器，用于实现CPU通过LPC协议(Intel的一种主板总线协议)访问外部LPC FW Hub(Burst访问)的执行程序。本项目包括CPU core接口模块,控制状态寄存器模块,two-way组相联的cache控制模块,SRAM控制模块,LPC 接口模块。学员可以从中学习如何从IP,标准接口spec和Cache算法入手，进行项目的Architecture设计，完成模块划分，设计spec和RTL代码，建立仿真计划和仿真环境，完成整个项目的功能仿真到综合、STA，以及一致性验证,实现一个较完整的SOC设计流程。设计规模在万门级。在0.25um工艺库下，频率不小于100MHz。
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第十阶段 ARM 芯片SOC设计项目实战强化 |
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1.架构及设计流程 5.ARM后端 |